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可靠性验证
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芯片封装完整性-封装打线强度试验
描述：
芯片进行封装时，需利用金属线材，将芯片(Chip)及导线架(Lead Frame)做连接，由于封装时，可能有强度不足与污染的风险。此实验目的，即为藉由打线拉力(Wire Bond Ppull)与推力(Wire Bond Shear)来验证接合能力，确保其封装可抵抗外在应力。
应用范围：
集成电路。
测试图片：
金球推力试验
金线拉力试验
检测设备图片：
