集成电路的电路设计中提高可靠性的基本原则是把对器件的要求与具体工艺情况结合起来，因此熟悉工艺特点是搞好设计的基础。在电路设计中可以采取以下一些措施来提高集成电路的可靠性：

(1)明确电路技术指标和使用环境。

(2)减小面积和复杂性。在满足功能要求的基础上简化电路以尽量减少总面积和复杂性，减少接点数目(如减少双极集成电路隔离岛数目等)。面积减小能使缺陷减少，从而使可靠性提高。

(3)对于电路器件给予一定的容差，即按最坏情况进行设计，这也叫容差设计。

(4)在同样参数指标情况下，尽量降低电路的功耗(例如工作电流要选择恰当等)，以降低电路工作时的结温，提高可靠性；当最大电流Imax≤2×10^5A/cm2 时，还有利于防止电迁移。

(5)必要时要考虑元件的冗余设计，即增加并联或串联元件以确保可靠性，这一点常在部件或整机设计中考虑。

(6)在某些电路中加设保护电路，如集成稳压器中加过压保护、过流保护，集成运放输出级加过流保护电路，在高温度稳定的电路中加温度补偿电路，输入端加输入保护电路等。下面重点介绍CMOS集成电路中输入端防静电击穿(ESD)的输入保护网络。

1。二极管和电阻双层ESD保护结构

采用二极管和电阻双层保护结构对ESD进行钳位和滤除放电电荷是一种常用的保护电路技术，早期的NMOS电路都采用这种保护技术，目前的一些小规模CMOS电路也采用这种ESD结构。简单的二极管在正偏时可以用来作为钳位单元抑制ESD，其开启电阻(Ron)比较低，约为10Ω，触发电压也比较低。另一方面，二极管在反偏时，其作为钳位单元的特性较差，由于此时其Ron很高，约为100Ω，从而导致很大的能量消耗。这种ESD结构设计和工艺条件都比较简单，是比较普遍的ESD保护电路的形式。对于有抗静电要求的微米级CMOS集成电路，可以采用如图1所示的保护电路，D2、D4、D6和D8是p+扩散电阻的分布二极管。D1、D3、D5、D7和D9是由p-n+结形成的二极管。

图1 基本的二极管和电阻双层ESD保护结构

利用二极管钳位和RC低通滤波可以使端口处出现的ESD电荷脉冲通过保护网络旁路，避免进入到电路内部，同时对端口处出现的其他干扰也能滤除。

2.GG-NMOSESD保护结构

在CMOS集成电路技术中，GG-NMOS(栅、源、衬接地的NMOS)ESD保护结构是目前应用最广泛的ESD保护措施，主要应用于微米及亚微米CMOS集成电路的ESD保护，图2为典型的GG-NMOS ESD保护结构。GG-NMOS ESD保护结构是利用Snapback特性来钳位瞬态高压和分流，具有低钳位电压和低开启电阻的特点，而二极管ESD保护结构的开启电阻较大。当正脉冲(ESD)加在漏结上(n+/p)，该结反偏，器件进入高阻抗状态，直到达到击穿电压为止。由于处于高场状态，在耗尽区产生电子、空穴对，电子被漏接触电极收集，而空穴被衬底接触电极所收集。相对于接地的源结，衬底的局部电势不断增加。当局部电势增加到足以使源极—衬底结正偏时，电子就从源区注入漏区。

图2 GG-NMOSESD保护结构

3。寄生PNP和NPNESD保护结构

全寄生的双极性PNP和NPN晶体管ESD保护网络，能有效避免PN结钳位或MOS管钳位结构产生的钳位电流中的少数载流子向内部电路区扩散，其结构如图3所示。

图3 寄生PNP和NPN ESD保护结构

在这种ESD保护电路中，多晶硅电阻吸收了大部分的ESD能量。这种保护电路实际上是用p+和n+扩散区形成的，其钳位方式是采用PN结钳位的。由p+扩散区形成的二极管与n阱构成了寄生的垂直PNP晶体管。阱收集环包围了n区和衬底，收集了大部分ESD放电注入衬底中的少数载流子，并且该环作为横向NPN晶体管的集电极。该保护电路在静电放电过程中，可以使到内部电路去的连线钳位在VDD和VSS(地)电位之间。图4是基于n阱CMOS工艺的寄生PNP和NPN ESD保护结构版图。

图4 基于n阱CMOS工艺的寄生PNP和NPN ESD保护结构版图

4.SCRESD保护结构

采用寄生的横向PNPN结构(SCR)的ESD保护结构是目前最有效使用最广泛的一种ESD保护结构，具有大电流吸入/输出、低的接通阻抗等特性，并具有较大的热耗散体积。但是SCR器件需要有一个高触发电压，同时为了执行保护功能，该触发电压又必须小于输入缓冲器或者输出驱动器的损伤电压。据实验表明，在具有LDD和硅扩散1μm CMOS工艺制作的、阴阳极间距为6μm的寄生横向SCR器件的触发电压为50V，所以不能采用单独的寄生横向SCR作为唯一的ESD保护器。为了提供更宽范围的ESD保护，早期的SCR四层结构保护电路中，大都采用了诸如电阻和二极管等次级保护元件。也有研究者为了减少次级保护元件，采用两种方法，降低寄生横向的SCR触发电压。一种办法是在横向SCR内集成一个低击穿电压的短沟道NMOS晶体管，形成“LVTSCR”的结构，该结构的触发电压一般为10~15V，但是要将这个NMOS晶体管和横向SCR结合在一起比较困难。另外一种解决办法，为了获得较低的触发电压而增加了一块“NLCS”掩模，用来完成横向SCR内深处的场注入。这种办法得到的最小触发电压为9V。这个办法的缺点是要增加掩模和工艺步骤，没有广泛应用。

目前，双寄生横向SCR结构的ESD保护电路被广泛采用，如图5所示。在这个ESD保护电路中，一个寄生横向SCR结构安排为对正的ESD脉冲放电，另一个则安排对负的ESD脉冲放电。两个SCR都具有较低的触发电压。在这种ESD保护电路中，不存在PN结或器件的击穿。这就避免了数次ESD瞬变之后，由于器件或结击穿引起性能退化。这种保护电路具有小的版图尺寸、低输入电容和低接通电阻。比较理想的满足了CMOS电路芯片上ESD保护电路的设计要求。图6为其中一种SCRESD保护电路的版图。

图5 双寄生横向SCRESD保护结构

图6 SCRESD保护结构版图